典型接口电路emc设计（接口电路设计的电路图）

本篇文章给大家谈谈典型接口电路emc设计，以及接口电路设计的电路图对应的知识点，希望对各位有所帮助，不要忘了收藏本站喔。 今天给各位分享典型接口电路emc设计的知识，其中也会对接口电路设计的电路图进行解释，如果能碰巧解决你现在面临的问题，别忘了关注本站，现在开始吧！

本文目录一览：

• 1、HDMI接口电路保护方案-音特电子
• 2、如何在PCB设计阶段处理好EMC/EMI问题
• 3、简述设计接口电路的一般步骤
• 4、能详细的在电路上分析一下EMC干扰电流的走向么？
• 5、汽车音响产品PCB设计时应注意哪些EMC问题？
• 6、常见的接口电路有哪些

HDMI接口电路保护方案-音特电子

对于HDMI 1.3 ，仅有0.3PF 的超低电容静电保护设备

高分辨率多媒体接口（HDMI）是一种无压缩的全数字音频/视频接口。它为视频/音频源设备与接收设备间提供了高速接口，如连接DVD机和数字显示器。现在的HDMI硅片的数字信号传输速度可达到10.2Gbps。电路制造商持续不断地缩小它们的器件中的晶体管、互联和绝缘层的最小尺寸，从而使高速器件的结构更小，最终导致器件在较低的能级也更易于因击穿效应而损坏。

HDMI接口即是一种易受瞬间破坏的外接端口，用于连接用户端或带电电缆。HDMI接口的内部ESD保护不足以使图像芯片免受破坏。为了确保该端口的性能，消费电子制造商们需要加强HDMI端口的ESD性能，即如何在满足 HDMI兼容性测试规范(CTS)的信号完整性和阻抗要求的同时，根据全球认同的ESD标准IEC61000-4-2硬化HDMI端口。
ESD 是代表英文ElectroStatic Discharge 即"静电放电"的意思。ESD 是本世纪中期以来形成的以研究静电的产生与衰减、静电放电模型、静电放电效应如电流热（火花）效应（如静电引起的着火与爆炸）及和电磁效应（如电磁干扰）等的学科。在高速接口电路设计中，对静电放电的电磁场效应如电磁干扰（EMI）及电磁兼容性（EMC）问题越来越重视。这种突然放电可能是由于直接接触或静电场的产生而引起的。尽管ESD 对人体的伤害并不多见，但对敏感电子器件却是致命的。HDMI 图像芯片采用几何尺寸非常小的硅片制造，对ESD非常敏感。大多数这类图像芯片内部均集成了ESD 保护；但是，这种措施仅能提供受控制造环境中的保护[1]。在现实世界中，用户经常接触像HDMI 这类接口，因此会引起ESD。

IEC61000-4-2 标准中定义了各种破坏程度。当人在地毯上行走时，累积电压15KV 是很常见的。ESD 容易损坏甚至摧毁内部集成电路。
TVS瞬态二极管-瞬变抑制二极管-ESD静电二极管-音特电子
IEC61000-4-2 标准参考人体模型(HBM)，效仿人体的各种ESD现象。IEC61000-4-2 分为四种测试程度，消费电子一般根据IEC61000-4-2 规范的第四级测试：8KV 接触和15KV空气。尽管ESD 脉冲持续时间短，其电压和电流幅度足以破坏敏感的IC。该标准相关的波形如下图：

Figure 1 ESD pulse waveform according to IEC 61000-4-2

— 非常高的二极管开关速度(纳秒级)和超低线电容(<1pF)可以确保信号完整性；

— 经受若干次ESD静电冲击之后，ESD静电保护性能没有退化；

— 即使经过几百次ESD静电放电之后，泄漏保持为低；

— 以小的占位面积实现最高的集成度；

— PCB 层面的RF 布线优化封装；

— 完全符合HDMI 1.3 规范要求；

可以直接使用于2对100欧的差分阻抗信号线 ，无论它的板式 ，层数，厚度以及电路板的材质 ，对于促进高速快效电路设计，ESD0524P 这种小型无铅且只有0.5mm间矩封装 非常适合于流线布局 ，这种紧密间矩的封装设计 可以帮助减小布线的不连续性及增加共模噪声抑制 。

对于流线型高速信号线设计 和满足信号线阻抗要求 ，ESD0524P的特殊设计 提供了ESD 的4线保护要求 ，符合IEC61000-4-2 ESD标准（±8KV CONTACT ESD 和 ±15KV Air ESD） , 同时提供卓越的嵌位电压特性 ，减少HDMI芯片的过压应力 ，提高HDMI 整体系统的可靠性 。

Figure 2 Flow-through layout of YINT‘S ESD0524P for HDMI Applications

这种低电容 ，低嵌位电压 ，和低操作电压 ，再加上它的独特封装设计 ，使它成为一个卓越的HDMI应用保护装置 ，ESD0524P’S TDR and eye pattern performance Figure 3 、Figure 4respectively, show the TDR results on 4-layer and 2-layer HDMI evaluation boards. Both results show that the TDR has met, and is well within, the HDMI CTS requirement (100 Ohm ± 15% for differential impedance).

Figure 3: ESD0524P 4-Layer HDMI TDR Result Figure 5: ESD0524P HDMI Eye Pattern Result (1.48Gbps)

Figure 4: ESD0524P 2-Layer HDMI TDR Result Figure 6: ESD0524P HDMI Eye Pattern Result(2.25Gbps)

如何在PCB设计阶段处理好EMC/EMI问题

首先，EMI要从系统考虑，单凭PCB无法解决问题。叠层对EMI来说，主要是提供信号最短回流路径、减小耦合面积和抑制差模干扰。另外地层与电源层紧密耦合，适当比电源层外延，对抑制共模干扰有好处。
PCB EMC设计布局布线经验
1、整体布局
1）高速、中速、低速电路要分开；
2）强电流、高电压、强辐射元器件远离弱电流、低电压、敏感元器件；
3）模拟、数字、电源、保护电路要分开；
4）多层板设计，有单独的电源和地平面；
5）对热敏感的元器件（含液态介质电容、晶振）尽量远离大功率元器件、散热器等热源。
2、整体布线
1）关键信号线走线避免跨分割；
2）关键信号线走线避免“U”型或“O”型；
3）关键信号线走线是否人为绕长；
4）关键信号线是否距离边沿和接口400mil以上；
5）相同功能的总线要并行走，中间不要夹叉其它信号；
6）晶振下面是否走线；
7）开关电源下面是否走线；
8）接收和发送信号要分开走，不能互相夹叉。

简述设计接口电路的一般步骤

程序设计步骤：
1、 分析问题典型接口电路emc设计，抽象出描述问题典型接口电路emc设计的数据模型
2、 确定问题典型接口电路emc设计的算法思想
3、 画出流程图或结构图
4、 分配存储器和工作单元（寄存器）
5、 逐条编写程序
6、 静态检查，上机调试

能详细的在电路上分析一下EMC干扰电流的走向么？

引用的,希望对你有帮助
　1引言
混合集成电路（Hybrid Integrated Circuit）是由半导体集成工艺与薄（厚）膜工艺结合而制成的集成电路。混合集成电路是在基片上用成膜方法制作厚膜或薄膜元件及其互连线，并在同一基片上将分立的半导体芯片、单片集成电路或微型元件混合组装，再外加封装而成。与分立元件电路相比，混合集成电路具有组装密度大、可靠性高、电性能好等特点。相对于单片集成电路，它设计灵活，工艺方便，便于多品种小批量生产；并且元件参数范围宽、精度高、稳定性好，可以承受较高电压和较大功率。
混合集成电路是将一个电路中所有元件的功能部分集中在一个基片上，能基本上消除电子元件中的辅助部分和各元件间的装配空隙和焊点，因而能提高电子设备的装配密度和可靠性。由于这个结构特点，混合集成电路可当作分布参数网络，具有分立元件网路难以达到的电性能。混合集成电路的另一个特点，是改变导体、半导体和介质三种膜的序列、厚度、面积、形状和性质以及它们的引出位置得到具有不同性能的无源网路。
2电磁兼容原理
电磁兼容性（EMC）是指设备或系统在其电磁环境中符合要求运行并不对其环境中的任何设备产生无法忍受的电磁干扰的能力。因此，EMC包括两个方面的要求：一方面是指设备在正常运行过程中对所在环境产生的电磁干扰不能超过一定的限值；另一方面是指器具对所在环境中存在的电磁干扰具有一定程度的抗扰度，即电磁敏感性。
任何一个电磁干扰的发生必须具备三个基本条件：首先要具备干扰源，也就是产生有害电磁场的装置或设备；其次是要具有传播干扰的途径，通常认为有两种方式：传导耦合方式和辐射耦合方式，第三是要有易受干扰的敏感设备。进行电磁兼容兼容（包括电磁干扰和电磁耐受性）的检测与试验的机构有苏州电器科学研究院、航天环境可靠性试验中心、环境可靠性与电磁兼容试验中心等实验室。
混合集成电路设计中存在的电磁干扰有：传导干扰、串音干扰以及辐射干扰。在解决EMI问题时，首先应确定发射源的耦合途径是传导的、辐射的，还是串音。如果一个高幅度的瞬变电流或快速上升的电压出现在靠近载有信号的导体附近，电磁干扰的问题主要是串音。如果干扰源和敏感器件之间有完整的电路连接，则是传导干扰。
3电磁兼容设计
在混合集成电路电磁兼容性设计时首先要做功能性检验，在方案已确定的电路中检验电磁兼容性指标能否满足要求，若不满足就要修改参数来达到指标，如发射功率、工作频率、重新选择器件等。为了防止一些电子产品产生的电磁干扰影响或破坏其它电子设备的正常工作，各国政府或一些国际组织都相继提出或制定了一些对电子产品产生电磁干扰有关规章或标准，符合这些规章或标准的产品就可称为具有电磁兼容性EMC（Electromagnetic Compatibility）。电磁兼容性EMC标准不是恒定不变的，而是天天都在改变，这也是各国政府或经济组织，保护自己利益经常采取的手段。
3.1工艺和部件的选取
混合集成电路有三种制造工艺可供选择，单层薄膜、多层厚膜和多层共烧厚膜。薄膜工艺能够生产高密度混合电路所需的小尺寸、低功率和高电流密度的元器件，具有高质量、稳定、可靠和灵活的特点，适合于高速高频和高封装密度的电路中。但只能做单层布线且成本较高。多层厚膜工艺能够以较低的成本制造多层互连电路， 从电磁兼容的角度来说，多层布线可以减小线路板的电磁辐射并提高线路板的抗干扰能力。因为可以设置专门的电源层和地层，使信号与地线之间的距离仅为层间距离。
其中多层共烧厚膜工艺具有更多的优点，是目前无源集成的主流技术。它可以实现更多层的布线，易于内埋元器件，提高组装密度，具有良好的高频特性和高速传输特性。此外，与薄膜技术具有良好的兼容性，二者结合可实现更高组装密度和更好性能的混合多层电路。
混合电路中的有源器件一般选用裸芯片，没有裸芯片时可选用相应的封装好的芯片，为得到最好的EMC特性，尽量选用表贴式芯片。选择芯片时在满足产品技术指标的前提下，尽量选用低速时钟。在HC能用时绝不使用AC,CMOS4000能行就不用HC。
混合电路的封装可采用可伐金属的底座和壳盖，平行缝焊，具有很好的屏蔽作用。
3.2电路的布局
在进行混合微电路的布局划分时，首先要考虑三个主要因素：输入/输出引脚的个数，器件密度和功耗。
在器件布置方面，原则上应将相互有关的器件尽量靠近，将数字电路、模拟电路及电源电路分别放置，将高频电路与低频电路分开。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路。对时钟电路和高频电路等主要干扰和辐射源应单独安排，远离敏感电路。输入输出芯片要位于接近混合电路封装的I/O出口处。
高频元器件尽可能缩短连线，以减少分布参数和相互间的电磁干扰，易受干扰元器件不能相互离得太近，输入输出尽量远离。震荡器尽可能靠近使用时钟芯片的位置，并远离信号接口和低电平信号芯片。元器件要与基片的一边平行或垂直，尽可能使元器件平行排列。
在混合电路基片上电源和接地的引出焊盘应对称布置，最好均匀地分布许多电源和接地的I/O连接。裸芯片的贴装区连接到最负的电位平面。
在选用多层混合电路时，电路板的层间安排随着具体电路改变，但一般具有以下特征。
（1）电源和地层分配在内层，可视为屏蔽层，可以很好地抑制电路板上固有的共模RF干扰，减小高频电源的分布阻抗。
（2）板内电源平面和地平面尽量相互邻近，一般地平面在电源平面之上，这样可以利用层间电容作为电源的平滑电容，同时接地平面对电源平面分布的辐射电流起到屏蔽作用。
（3）布线层应尽量安排与电源或地平面相邻以产生通量对消作用。
3.3导线的布局
在电路设计中，往往只注重提高布线密度，或追求布局均匀，忽视了线路布局对预防干扰的影响，使大量的信号辐射到空间形成干扰，可能会导致更多的电磁兼容问题。
3.3.1地线的布局
地线不仅是电路工作的电位参考点，还可以作为信号的低阻抗回路。地线上较常见的干扰就是地环路电流导致的地环路干扰。解决好这一类干扰问题，就等于解决了大部分的电磁兼容问题。地线上的噪音主要对数字电路的地电平造成影响，而数字电路输出低电平时，对地线的噪声更为敏感。地线上的干扰不仅可能引起电路的误动作，还会造成传导和辐射发射。
地线的布局要注意以下几点：
（1）根据不同的电源电压，数字电路和模拟电路分别设置地线。
（2）公共地线尽可能加粗。在采用多层厚膜工艺时，可专门设置地线面，这样有助于减小环路面积，同时也降低了接受天线的效率。并且可作为信号线的屏蔽体。
（3）应避免梳状地线，这种结构使信号回流环路很大，会增加辐射和敏感度，并且芯片之间的公共阻抗也可能造成电路的误操作。
（4）板上装有多个芯片时，地线上会出现较大的电位差，应把地线设计成封闭环路，提高电路的噪声容限。
（5）同时具有模拟和数字功能的电路板，模拟地和数字地通常是分离的，只在电源处连接。
3.3.2电源线的布局
一般而言，除直接由电磁辐射引起的干扰外，经由电源线引起的电磁干扰最为常见。因此电源线的布局也很重要，通常应遵守以下规则。
（1）电源线尽可能靠近地线以减小供电环路面积，差模辐射小，有助于减小电路交扰。不同电源的供电环路不要相互重叠。
（2）采用多层工艺时，模拟电源和数字电源分开，避免相互干扰。不要把数字电源与模拟电源重叠放置，否则就会产生耦合电容，破坏分离度。
（3）电源平面与地平面可采用完全介质隔离，频率和速度很高时，应选用低介电常数的介质浆料。
（4）芯片的电源引脚和地线引脚之间应进行去耦。去耦电容采用0.01uF的片式电容，应贴近芯片安装，使去耦电容的回路面积尽可能减小。
（5）选用贴片式芯片时，尽量选用电源引脚与地引脚靠得较近的芯片，可以进一步减小去耦电容的供电回路面积，有利于实现电磁兼容。
3.3.3信号线的布局
在使用单层薄膜工艺时，一个简便适用的方法是先布好地线，然后将关键信号，如高速时钟信号或敏感电路靠近它们的地回路布置，最后对其它电路布线。信号线的布置最好根据信号的流向顺序安排，使电路板上的信号走向流畅。
如果要把EMI减到最小，就让信号线尽量靠近与它构成的回流信号线，使回路面积尽可能小，以免发生辐射干扰。低电平信号通道不能靠近高电平信号通道和无滤波的电源线，对噪声敏感的布线不要与大电流、高速开关线平行。如果可能，把所有关键走线都布置成带状线。不相容的信号线（数字与模拟、高速与低速、大电流与小电流、高电压与低电压等）应相互远离，不要平行走线。
导带的电感与其长度和长度的对数成正比，与其宽度的对数成反比。因此，导带要尽可能短，同一元件的各条地址线或数据线尽可能保持长度一致，作为电路输入输出的导线尽量避免相邻平行，最好在之间加接地线，可有效抑制串扰。低速信号的布线密度可以相对大些，高速信号的布线密度应尽量小。
在多层厚膜工艺中，除了遵守单层布线的规则外还应注意：
尽量设计单独的地线面，信号层安排与地层相邻。不能使用时，必须在高频或敏感电路的邻近设置一根地线。分布在不同层上的信号线走向应相互垂直，这样可以减少线间的电场和磁场耦合干扰；同一层上的信号线保持一定间距，最好用相应地线回路隔离，减少线间信号串扰。每一条高速信号线要限制在同一层上。
3.3.4时钟线路的布局
时钟电路一般由晶体震荡器、晶震控制芯片和电容组成。时钟电路应用十分广泛，如电脑的时钟电路、电子表的时钟电路以及MP3MP4的时钟电路。现在流行的串行时钟电路很多，如DS1302、DS1307、PCF8485等。这些电路的接口简单、价格低廉、使用方便，被广泛地采用。实时时钟电路DS1302是DALLAS公司的一种具有涓细电流充电能力的电路，主要特点是采用串行数据传输，可为掉电保护电源提供可编程的充电功能，并且可以关闭充电功能。采用普通32.768kHz晶振。
时钟电路在数字电路中占有重要地位，同时又是产生电磁辐射的主要来源。一个具有2ns上升沿的时钟信号辐射能量的频谱可达160MHz。因此设计好时钟电路是保证达到整个电路电磁兼容的关键。关于时钟电路的布局，有以下注意事项：
（1）不要采用菊花链结构传送时钟信号，而应采用星型结构，即所有的时钟负载直接与时钟功率驱动器相互连接。
（2）所有连接晶振输入/输出端的导带尽量短，以减少噪声干扰及分布电容对晶振的影响。
（3）晶振电容地线应使用尽量宽而短的导带连接至器件上；离晶振最近的数字地引脚，应尽量减少过孔。
4结束语
本文详细阐述了混合集成电路电磁干扰产生的原因，并结合混合集成电路的工艺特点提出了系统电磁兼容设计中应注意的问题和采取的具体措施，为提高混合集成电路的电磁兼容性奠定了基础。

汽车音响产品PCB设计时应注意哪些EMC问题？

汽车电子的EMC设计
汽车电子处于一个充满噪声的环境，因此汽车电子必须具有优秀的电磁兼容(EMC)性能。而汽车电子的EMC设计中最主要的是微处理器的设计，作者将结合实际设计经验，分析噪声的产生机理并提出消除噪声的方法。
汽车电子常常工作环境很恶劣：环境温度范围为－40oC到125oC；振动和冲击经常发生；有很多噪声源，如刮水器电动机、燃油泵、火花点火线圈、空调起动器、交流发电机线缆连接的间歇切断，以及某些无线电子设备，如手机和寻呼机等。
汽车设计中一般都有一个高度集成的微控制器，该控制器用来完成大量的计算并实现有关车辆运行的控制，包括引擎管理和制动控制等。汽车电子设计不仅需要在这种噪声环境中实现对MCU的保护，同时也必须规范MCU模块设计，确保MCU模块发射的噪声满足相关的规范。
在概念上，电磁兼容性(EMC)包含系统本身对噪声的敏感性以及噪声发射两个部分。噪声可以通过电磁场的方式传播从而产生辐射干扰，也可以通过芯片上或者芯片外的寄生效应传导。
在大多数汽车控制系统设计中，EMC变得越来越重要。如果设计的系统不干扰其它系统，也不受其它系统发射影响，并且不会干扰系统自身，那么所设计的系统就是电磁兼容的。
在美国出售的任何电子设备和系统都必须符合联邦通讯委员会(FCC)制定的EMC标准，而美国主要的汽车制造商也都有自己的一套测试规范来制约其供应商。其它的汽车公司通常也都有各自的要求，如：
SAE J1113(汽车器件电磁敏感性测试程序)给出了汽车器件推荐的测试级别以及测试程序。
SAE J 1338则提供关于整个汽车电磁敏感性如何测试的相关信息。
SAE J1752/3和IEC 61967的第二和第四部分是专用于IC发射测试的两个标准。
欧洲也有自己的标准，欧盟EMC指导规范89/336/EEC于1996年开始生效，从此欧洲汽车工业引入了一个新的EMC指导标准(95/54/EEC)。
检查汽车对于电磁辐射的敏感性，应该确保整个汽车在20到1000MHz的90％带宽范围内参考电平限制在24V/米的均方根值以内，在整个带宽范围以内的均方根值在20V/米以内。在测试过程中要试验驾驶员对方向盘、制动以及引擎速度的直接控制，而且不允许产生可能导致路面上任何其他人混淆的异常，或者驾驶员对汽车直接控制的异常。
由于芯片几何尺寸不断减小，以及时钟速度的不断增加都会导致器件发射超过500MHz的时钟谐波，因此EMC设计非常重要。如摩托罗拉公司最新基于e500架构的微控制器MPC5500系列，该芯片采用0.1微米工艺技术，时钟频率为200MHz。
此外，产品成本的要求迫使生产商设计电路板时不使用地层并尽可能减少器件数量，汽车设计工程师将面对非常严格的设计约束挑战。设计的电子系统必须高度可靠，即使一百万辆汽车中有一辆存在一个简单的故障都是不允许的。没有考虑EMC设计而召回所有汽车的事实证明这种做法不仅损失巨大，而且影响汽车厂商的声誉。
在电磁兼容设计中，“受害方”的概念通常指那些由于设计缺乏EMC考虑而受到影响的部件。受害部件可能在基于MCU的PCB或者模块的内部，也可能是外部系统。通常的受害部件是汽车免持钥匙入车 (Keyless-Entry)模块中的宽带接收器或者是车库门开启装置接收器，由于接收到MCU发出的足够强的噪声，这些模块中的接收器会误认为接收到了一个遥控信号。
汽车收音机通常也是受害部件：MCU可能产生大量的FM波段谐波，严重降低声音质量。分布在汽车中的其它模块也可能受到类似的影响，基于MCU的模块产生的发射噪声经由线缆传播出去，如果MCU产生足够强的噪声对文本和语音进行干扰，那么无绳电话和寻呼机也容易受到干扰。
EMC设计
很多EMC设计技术都可以应用到电路板和SoC设计中。最具共性的部分就是传输线效应，以及布线和电源分布网络上的寄生电阻、电容和电感效应。当然，SoC设计中存在许多与芯片自身相关的技术，涉及基底材料、器件几何尺寸和封装等。
首先了解传输线效应。如果发送器和接收器之间存在阻抗不匹配，信号将产生反射并且导致电压振铃现象，因而降低噪声容限，增加信号串扰并通过容性耦合对外产生信号发射干扰。IC上的传输线尺寸通常非常小，因此不会发射噪声或者受到辐射噪声的影响，而电路板上的传输线尺寸通常比较大，容易产生这种问题，最常用的解决办法是使用串联终结器。
在SoC设计中，噪声主要通过寄生电阻和电容来传导，而不是以电磁场的方式辐射。CMOS芯片通过一种外延工艺实现极低电阻基底的方法来增强抗闭锁的能力，而基底的底侧为基底噪声提供了一种有效的传导路径，使得很难将噪声源同敏感节点在电气上分隔开来。
许多并行的p＋基底触点(contact)为阻性耦合噪声提供了一个低阻抗路径。在n阱和p沟道晶体管p基底的侧壁以及底部之间会形成寄生电容，因而产生容性耦合噪声，并且在n沟道晶体管的基底和源区之间形成pn结(见图1)。
单个pn结电容非常小，在一个VLSI的SoC设计中并行的电容总和通常是几个纳法，在连接到电源网络之前将源区和基底直接连接可以短路掉这个电容。这种技术还消除了进入基底的瞬时负电流而导致的体效应(body effect)。体效应会增加耗尽区，并导致晶体管的Vt变高。同样的技术也可以应用于n阱p沟道晶体管，以减小容性耦合噪声。
然而，包含层叠晶体管的数字电路或者模拟电路通常都需要隔离源区。在这种情况下，增加Vss到基底或者Vdd到基底的电容能够降低噪声瞬态值。对模拟电路设计来说，体效应通过改变偏置电流和信号带宽降低了电路性能，因此需要使用其它解决办法，如阱隔离。对数字电路，采用单一的阱最理想，可以降低芯片面积。通过认真的设计可以对体效应进行补偿。
基底噪声的另一个来源是碰撞离化(impact-ionization)电流，该噪声跟工艺技术有关，当NMOS晶体管达到夹断(pinch-off )电压时就会出现这种情况。碰撞离化会在基底产生空穴电流(正的瞬间电流)。
通常，基底噪声的频率范围可能高达1GHz，因此必须考虑趋肤效应。趋肤效应是指导体上随着深度的增加感应系数增大，在导体的中心位置达到最大值。趋肤效应会导致片上信号的衰减以及信号在芯片p＋基底层的失真。为最大程度减小趋肤效应，要求基底厚度小于150微米，该尺寸远远小于某些基底允许的最小机械厚度，然而更薄的基底更易碎。
噪声源
微控制器内部存在四种主要的噪声源：内部总线和节点同步开关产生的电源和地线上的电流；输出管脚信号的变换；振荡器工作产生的噪声；开关电容负载产生的片上信号假象。
许多设计方法可以降低同步开关噪声(SSN)。穿透电流是SSN的一个主要来源， 所有的时钟驱动器、总线驱动器以及输出管脚驱动器都可能受到这种效应的影响。这种效应发生在互补类型的反相器中 ，输出状态发生变化时p沟道晶体管和n沟道晶体管瞬间同时导通。确保在互补晶体管导通之前关断另一个晶体管就可以实现穿透电流最小，在大电流驱动器的设计中，这可能要求一个前置驱动器来控制该节点信号的转换率。
切断不需要使用模块的时钟也可以降低SSN。很明显，该技术同具体应用十分相关，应用该技术可以提高EMC性能。在类似摩托罗拉的MPC555和565这样高度集成的微控制器芯片中，所有芯片的外围模块都具有这样的功能。
SSN也会产生辐射干扰，瞬间的电源和地电流会通过器件管脚流向外部的去耦电容。如果该电路(包括邦定线、封装引线以及PCB线)形成的环路足够大，就会产生信号发射。而环路中的寄生电感会产生电压降，将进一步产生共模辐射干扰。
共模辐射电场E的强度由下面等式计算：
E = 1.26 x 10-6 Iw f l/d
E = 1.26 x 10-6 Iw f l/d
这里E的单位是伏特/米，Iw的单位是安培，f是单位为赫兹，l是路径长度，d是到该路径的距离，l和d的单位都是米。 复杂设计中频率由特定的应用需求来确定，不可能降低，因此SoC设计工程师必须认真考虑如何通过降低Iw或l来降低电场强度。
处理好时钟域也能降低SSN。许多优秀的SoC设计都是同步电路，这样容易在时钟上下沿处产生很大的峰值电流。将时钟驱动器分布在整个芯片中，而不是采用一个大的驱动器，这样可以使瞬态电流分布开。另外一种可能的办法是确保时钟不互相重叠。当然必须小心避免由于时序不匹配而产生竞争。更重要的是，时钟信号应该在远离敏感的I/O逻辑信号，特别是模拟电路。
当前的复杂嵌入式MCU有许多输出信号，大多数输出信号都必须能够快速地响应电容负载。这些信号包括时钟、数据、地址和高频串行通信信号。对内部节点来说，穿透电流和容性负载都会产生噪声。应用同样的技术处理内部节点可以解决输出管脚驱动器电路噪声问题。另外，管脚上信号的快速变换会产生反射引起的输出信号线上的信号振铃和串扰。
将这种类型的噪声源减到最小有许多解决方案。输出驱动器可以设计成驱动强度可以控制，并且可以增加信号转换速率控制电路来限制di/dt。由于大多数器件测试设备同最终应用相比，测试节点电容更高，所以通常更愿意指定一个固定值来实现驱动强度的控制。例如，假定MPC5XX系列的MCU微控制器芯片的CLKOUT满驱动强度是一个90pF的负载，并且是专为测试目的而设定。除了因为时序而考虑满驱动强度外，最好使用降低的驱动强度。
上面介绍的技术对于降低噪声有积极的作用，由于瞬态电流包络延长，平均的电流实际上会增加。在芯片上实现一个LVDS物理层也可以减小由于输出管脚上大的瞬态电流产生的噪声，这种方式依靠差模电流源来驱动低阻抗的外部负载(图2)。电压的摆幅限制在±300mV范围内。
支持这种技术所需增加的管脚可以通过减少电源管脚来弥补，由于这种实现方式有效地降低了片上瞬态电流，因而输出驱动器通过电源基本上维持一个恒定的直流电流，而传统驱动器中的瞬态电流则会在电容性负载上产生大的电压摆幅。
在振荡器设计中有两个方面会影响到EMC：输入和输出信号波形的形状会产生影响；通过频率抖动来实现频谱展宽并降低其窄带功率的能力。
振荡器从本质上属于模拟电路，因而对工艺、温度、电压和负载效应比SoC中的数字电路更敏感。使用自动增益控制(AGC)电路形式的反馈来限制振荡器信号幅度可以消除大部分这些效应。AGC的另外一种替代实现就是双模式振荡器，可以在高电流模式和低电流模式之间切换。初始状态下，电源接通时使用高电流模式确保较短的启动时间，然后切换到低电流模式确保最小噪声。
在集成了作为振荡器电路一部分的锁相环的SoC设计中，可以利用频率抖动在很小的范围内改变时钟频率，这样随着频率在一个范围上展开，可以减少基本能量。整个系统设计必须仔细考虑确保这种改变的比率以及频率范围不会影响最终应用中关键器件的时序。而在类似CAN、异步SCI和定时的I/O功能等广泛应用于汽车的串行通信中不能采取该方式。芯片上的开关噪声表明其自身就是期望信号输出的一个阻尼振荡，这是电感与芯片上负载电容串联组合而产生的结果。对一个典型的片上总线来说，负载是一个连接到许多三态缓冲器的长的PCB布线，该负载的主体是电容，包括栅极，pn结以及互联电容。
消除电感或者降低di/dt可以减小或者消除噪声。只有当噪声幅度大到会引起连接节错误开关时，才需要认真考虑设计中的噪声问题。
降低对于外部噪声源的敏感性包括对外部器件以及内部设计的考虑。外部的瞬态电流会引起管脚上的两种情况：电压变化会导致容性耦合的电流进入器件；超出电源范围的电压最终会通过电阻路径将电流传导到器件中。
汽车电子设计中，通常用外部RC滤波器来限制瞬态电压摆幅和注入电流。必须小心，确保外部器件值考虑到漏电流效应，尤其是模拟输入时。值得注意的是，MCU和外围IC的I/O管脚通常多达200个，这种解决方案所需的额外成本和电路板空间使工程师在系统设计中不愿意采用。最好的解决办法是实现在芯片上的高度集成。
硬件和软件技术可以协同实现EMC性能要求。例如，许多MCU都具有在外部总线上输出内部访问的能力，通常情况下这些都是不可见的。这种方式对于调试非常有用，但是在一些设计不当的系统中可能会产生外部的总线竞争，从而使相关噪声增加。
在过去的工作中我曾遇到芯片上A/D变换器读取值不正确的类似问题，该问题看上去似乎噪声在某种程度上干扰了测量或者是变换。通过了解系统的硬件结构图，从表面上了解A/D变换器的输入部分似乎一切都很正常，但是我注意到外部的EPROM以某种方式实现解码，而这种解码方式在某些非常特殊的情况下可能会引起总线竞争，这种竞争不会影响程序的任何运行，但是会产生足够的噪声，因此会出现A/D变换偶然的错误。通过改变解码逻辑就迅速解决了这个问题。
参考文献：
1. H. Johnson and M. Graham, High-Speed Digital Design, Prentice-Hall PTR, Englewood Cliffs, N.J., 1993.
2. H.W. Ott, Noise Reduction Techniques in Electronic Systems, second edition, John Wiley Sons, New York, 1988.
3. C.R. Paul, Introduction to Electromagnetic Compatibility, John Wiley Sons, New York, 1992.
4. R. Poon, Computer Circuits Electrical Design, Prentice-Hall, Englewood Cliffs, N.J., 1995.
5. T. J. Schmerbeck, "Noise Coupling in Mixed-Signal ASICs," Chapter 10 in Low-Power HF Microelectronics: A Unified Approach, edited by Gerson Machado, IEEE Press, New York, 1996.
作者：Richard Soja

常见的接口电路有哪些

1、电源接口
电源接口是电子产品不可缺少的一部分，芯片供电不管是通过外部电池直接供电还是通过电平转换IC提供，我们首先要考虑到供电电路的安全和稳定性，如静电保护，提高浪涌电压承受能力，电源纹波控制等，我们一般会建议在电源输入端并联一个ESR的钽电容，靠近输入端增加一个TVS管以提高模块的浪涌电压承受能力，并联不同规格的滤波电容，电路布线尽量宽，如下图所示。

2、UART接口
UART接口是集成电路最常用接口之一，很多集成芯片的通讯口，调试口都使用的UART接口，在设计中如果通讯双方的电平一致，则可以预留上拉电路和串0欧姆的设计上直接连接，但是我们的设计过程中可能会存在通讯双方的电平不一致，如一方1.8V，另一方3.3V或者一方5V，另一方3.3V，这种情况下就要增加电平转换电路，常见的电平转换电路有两种，一种是用电平转换IC，如下图所示。

第二种是通过晶体管搭建，如下图所示：

以上两种电路，不管是从成本，还是从设计的简单化考虑，都一定要测试转换电路是否会引起两边通讯端口工作电压是否可靠。
3、SPI接口
SPI接口在应用的过程中与UART接口类似，也会存在通讯双方电平转换的问题，推荐使用一个支持SPI数据速率的电平转换器，如下图所示。

4、USB接口
USB接口的便捷性，在电子产品中广泛使用，由于USB接口会直接和外设产品直接连接，所以保护电路是必须要有的，一般我们在设计之初都会预留相关接地保护电路，在布线过程中要注意USB差分信号90欧姆的阻抗控制，避免将usb线路布线靠近板子边缘的地方。 关于典型接口电路emc设计和接口电路设计的电路图的介绍到此就结束了，不知道你从中找到你需要的信息了吗 ？如果你还想了解更多这方面的信息，记得收藏关注本站。 典型接口电路emc设计的介绍就聊到这里吧，感谢你花时间阅读本站内容，更多关于接口电路设计的电路图、典型接口电路emc设计的信息别忘了在本站进行查找喔。

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